14張圖看懂半導體工藝演進對DRAM、邏輯器件、NAND三大尖端...
14張圖看懂半導體工藝演進對DRAM、邏輯器件、NAND三大尖端產品的影響
近期筆者在清洗業務研討會上發表了演講。我不是一名清洗工藝專家，在演講中介紹更多的是制造工藝的發展趨勢及其對清洗的影響。我將在這篇文章中分享并進一步討論那次演講的內容，主要圍繞DRAM、邏輯器件和NAND這三大尖端產品。
DRAM
在DRAM章節的第一張幻燈片中，我按公司和年份呈現了DRAM工藝節點的變化。美光科技、三星和SK海力士是DRAM市場的主導廠商，所以我以這三家公司為代表展示了其各自的工藝節點。DRAM節點尺寸目前是由器件上最小的半間距來定義的，美光DRAM基于字線，三星和SK海力士則基于主動晶體管。
圖表下方在一定程度上展示了關鍵技術的發展情況。左側展示了具有掩埋字線的鞍形鰭片存取晶體管。具有掩埋字線的鞍形鰭片是目前存取晶體管的標準。在中間和右下角，顯示了DRAM電容器向更細節距－高長寬比結構的演變。
影響DRAM工藝縮減的主要問題是電容。為了可靠地存儲數據，電容需要大于一定的閾值。要繼續制造出占用面積更小的電容，可以把電容做得更高，薄膜更薄，或者增加薄膜的K值。但是問題在于，雖然從機械穩定性的角度還可以可靠地做出更高更薄的電容，但是隨著薄膜厚度的降低，漏電會增加，而且隨著薄膜K值的增加，帶隙減小也會導致漏電問題。當前的標準是使用低漏電的鋁基氧化物薄膜和用于高k值的鋯基薄膜組成的復合膜，而且目前還不清楚是否還會有更好的替代方案。
在第五張和第六張幻燈片中，我介紹了一些主要的DRAM工藝塊，并討論了DRAM工藝對清洗和濕條帶的需求。
我在DRAM章節最后一張幻燈片中展示了三星工藝節點的清洗次數。可以看出，隨著工藝尺寸的縮減，DRAM清洗次數也在增加，這主要是因為在沉浸光刻步驟后需要進行更多次背面斜面清潔，而且越來越復雜的多層圖案化方案也會造成多次清洗。
邏輯器件
在第八張幻燈片中，我介紹了格羅方德、英特爾、三星和臺積電的邏輯器件工藝節點。這四家廠商是邏輯器件工藝領域的領導廠商。應當特別指出的是，英特爾的節點通常等同于其他廠商下一代較小的工藝節點，比如英特爾的10nm和代工廠的7nm差不多。
幻燈片表格下方，左側顯示的是FinFET的橫截面，這是當前先進邏輯器件首選的工藝，右側顯示了納米線和納米片，預計將在4nm左右時替代FinFET。
在幻燈片9中，我介紹了一些主要的邏輯器件工藝的演變。在這張幻燈片中，我以英特爾／代工廠的兩個數字展示工藝節點，如上所述，英特爾的工藝節點和代工廠較小尺寸的工藝節點類似。
在第10張和第11張幻燈片中，我介紹了一些主要的邏輯工藝模塊，并討論了這些模塊對清洗和濕條帶的需求。
12號幻燈片是邏輯器件章節最后一張幻燈片，介紹了基于臺積電工藝節點的清洗步驟數量。當工藝尺寸下降到第一代7nm工藝時，由于增加了掩膜層，再加上多重圖案化的復雜性，清洗次數一直在增加，在隨后的7nm＋和5nm節點上，由于EUV將顯著降低光刻的復雜度，因此消除了許多清洗步驟。
NAND
3D NAND取代了2D NAND，成為NAND產品的技術選擇，現在3D NAND的比特出貨量也已經超過了2D NAND。3D NAND尺寸的縮減是由層數進行表征的，驅動力來自于層沉積和蝕刻取代了2D NAND中的光刻工藝。
在第13張幻燈片中，我展示了3D NAND的三個主要制造步驟－CMOS制造、存儲陣列制造和互聯。三星和東芝（NAND產品的頭兩號供應商）使用的基本存儲陣列工藝如右側圖所示。隨著層數的增加，存儲器陣列必須在“位串堆疊”階段拆分成多個段。左下圖顯示了三家領先供應商的層數和位串。
在第14張和第15張幻燈片中，我介紹了一些主要的3D NAND工藝模塊，并討論了這些模塊對清洗和濕條帶的需求。
幻燈片16展示了3D NAND的總清洗次數與三星3D NAND工藝的層數。3D NAND清洗次數之所以隨著層數增加而增加，主要是因為階梯成型時的CMP清洗。在第一階梯掩模之后，每個后續掩模都需要在施加掩膜之前通過CMP清洗將層平坦化。
結論
DRAM工藝尺寸的縮減正在面臨基本的物理限制，目前還有沒有明確的解決方案，由于印刷需求的推動，DRAM的清洗復雜度也在增加。
隨著行業向5nm和3nm的推進，邏輯器件的工藝尺寸將持續縮減。納米線和納米片將對清洗帶來新的挑戰。隨著掩膜數量的則更加，以及多重圖案化方案越來越復雜，邏輯器件的清洗次數也在增長。
NAND工藝尺寸的縮減已經完成落腳到了3D NAND層數的增加上。由于階梯成型需要CMP清洗，3D NAND器件的清洗次數也在不斷增加。
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